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    • 专利摘要:
    Verbindungsschichten einer Halbleitersubstrat beinhaltenden logischen Schaltung (Mikroprozessoren, ASICS oder andere) oder Zufallszugriffsspeicherzellen (DRAMS) werden auf eine Weise zum bedeutenden Herabsetzen der Anzahl von Kurzschlüssen zwischen benachbarten Leitern/Vias mit engen Trennungen in Technologien gebildet, welche eine Strukturgröße von 0,18 µm oder kleiner aufweisen. Dies wird durch Ätzen zum Bilden zurückgesetzter oberer Kupfer-Oberflächen auf jeder Schicht ausgeführt, nachdem ein chemisch-mechanischer Polierprozess abgeschlossen wurde. Die Dicke einer aufgebrachten Barriereschicht auf den zurückgesetzten Kupfer-Oberflächen wird gesteuert, um im wesentlichen koplanar mit den umgebenden Isolatoroberflächen zu werden. Eine dickere Barriereschicht eliminiert die Notwendigkeit einer Abdeckschicht. Die Eliminierung einer Abdeckschicht resultiert in einer Herabsetzung der gesamten kapazitiven Kopplung, Spannungen und Kosten.
    公开号:DE102004010352A1
    申请号:DE200410010352
    申请日:2004-03-03
    公开日:2004-09-23
    发明作者:Andy Cowley；Mark Hoinkis；Erdem Kaltalioglu；Michael Stetter
    申请人:Infineon Technologies AG；
    IPC主号:H01L21-768
    专利说明:
    [0001] Diese Erfindung betrifft integrierteSchaltungsvorrichtungen, welche Kupfer zur Verbindung diskreterSchaltungskomponenten als Teil der Prozessierung von Halbleiter-Silizium-Trägern, undinsbesondere Modifikationen bei der Trägerprozessierung, welche ineiner Reduktion elektrischer Kurzschlüsse zwischen Metallleitungenund Vias mit einem hohen Aspektverhältnis und schmalen Räumen resultiert.
    [0002] Da die Ultra Large Scale (ULSI)-Schaltungsdichtesteigt und Vorrichtungsmerkmalsgrößen bzw. feature sizes 0,18 μm oder wenigerwerden, ist eine gesteigerte Anzahl strukturierter Metallebenenmit sinkendem Abstand zwischen Metallleitungen in jeder Ebene zumeffektiven Verbinden diskreter Halbleitervorrichtungen auf den Halbleiter-Chipserforderlich. Typischerweise sind die unterschiedlichen MetallebenenVerbindungen durch Schichten eines Isolatormaterials getrennt. Diesezwischenliegenden Isolatorschichten weisen geätzte Löcher auf, welche zum Verbindeneiner Metallebene mit der nächsten eingesetztwerden. Herkömmlicherweisebesteht die Isolierschicht aus Siliziumoxid (SiO2),welches eine Dielektrizitätskonstantek (relativ zum Vakuum) von etwa 4,0 bis 4,5 aufweist.
    [0003] Da die Vorrichtungsabmessungen jedoch sinkenund die Packungsdichte ansteigt, ist es notwendig, den Abstand zwischenden Metallleitungen bei jeder Verbindungsebene zum effektiven Anschließen derintegrierten Schaltungen zu reduzieren. Bei einer Herabsetzung desAbstands steigen unglücklicherweisedie Intraebenen- und Interebenenkapazitäten zwischen Metallleitungen,da die KapazitätC umgekehrt proportional zum Abstand d zwischen den Leitungen ist.Deshalb ist es wünschenswert,die Dielektrizitätskonstantek in dem Isolator (dielektrisch) zwischen den leitfähigen Leitungenzum Reduzieren der RC-Zeitkonstanten zu reduzieren und dadurch dieLeistungsfähigkeitder Schaltung (Frequenzantwort) zu steigern, da die Signalausbreitungszeit durchdie RC-Verzögerungszeitnachteilig beeinflusst wird.
    [0004] Um eine Isolationsschicht mit einerDielektrizitätskonstantenvon 3 oder niedriger zu erreichen, werden relativ poröse aufgeschleudertebzw. spin-on isolierende Filme im allgemeinen eingesetzt, wie Wasserstoff-Silsequioxane(ein Siliziumpolymer) (HSQ) mit einem k von 2,7–3,0 und SiLKTM (eineMarke der Dow Chemical Company) mit einem k von 2,65. Diese low-kIsolatoren (niedrig im Vergleich zu Siliziumoxid) sind jedoch imallgemeinen sehr porös undstellen deshalb keinen guten Trägerzur Integration bereit. Außerdemkönnenabsorbierte Feuchtigkeit und andere Chemikalien in dem porösen Isolator eineKorrosion der Metallleitungen verursachen.
    [0005] Low-k-Materialien, wie Black DiamondTM (eine Marke von Applied Materials), CoralTM (eine Marke von Novellus), SiCOH und andere ähnlicheMaterialien werden in der Halbleiterindustrie eingesetzt, aber werdendurch CVD abgeschieden, welches sie von den aufgeschleuderten bzw.spin-on-Dielektrika unterscheidet.
    [0006] Kupfer ist das bevorzugte Metall,welches bei Chip-Multiebenen-Verbindungen(sowohl Verdrahtungen als auch Stecker bzw. plugs) zum Ersetzen vonAluminium eingesetzt wird, welches eine höhere elektrische Resistivität und einenniedrigen Widerstand zur Elektromigration aufweist. Kupfer kannentweder durch elektrolytische oder stromlose Abscheidung und ebenfallsdurch chemische Dampfabscheidung (CVD) und physikalische Dampfabscheidung (PVD)abgeschieden werden.
    [0007] Kupfer weist eine relativ schlechteWiderstandsfähigkeitgegen Korrosion auf. Im Gegensatz zu anderen Metalloxidationen (wieAluminiumoxidation) wird Kupfer bereits bei relativ tiefen Temperaturen(unterhalb 200°C)zum Bilden von Cu2O und CuO oxidiert, undkeine selbstschützendeOxidschicht bildet sich zum Verhindern weiterer Kupferoxidation. OxidiertesKupfer verschlechtert die elektrischen und mechanischen Eigenschaftender Kupferverbindung bzw. Interconnect. Dementsprechend ist eine Schutz-(oderEinkapselungs-)Schicht eines hochkorrosionsbeständigen Materials zum Abdeckenfeiliegender Kupferoberflächenerforderlich.
    [0008] Eine Vielzahl von Materialien sindzum Bilden von Diffusionsbarrieren aus Kupfer bekannt. Solche Materialienweisen Ta, W, Mo, TiW, TiN, TaN, WN, TiSiN und TaSiN auf, welchedurch CVD oder PVD aufgebracht bzw. abgeschieden werden können. Inletzter Zeit wurde stromlos abgeschiedenes CoWP als Barrierematerialzum Einkapseln eines Leitermaterials eingesetzt. Des weiteren verbessert dasW in dem CoWP die Barriereeigenschaften bedeutend.
    [0009] In sehr engen Räumen, wie jenen, welche zwischeneiner ersten Metallleitung in 0,18 oder weniger μm-Technologien gefunden werdenkönnen, wenneine Abdeckschicht bzw. cap layer selektiv auf dem freigelegtenKupfer der im vorangehenden planarisierten Oberfläche abgeschiedenwird, gibt es jedoch etwas laterale (seitliche) Aufwachsung, welche proportionalzu der Dicke der selektiv abgeschiedenen Schicht ist. Wenn die seitlicheAufwachsung den halben Abstand zwischen Kupferleitungen überschreitet,kann die Abdeckschicht einen Kontakt mit der benachbarten Abdeckschichtzum Erzeugen eines elektrischen Kurzschlusses aufweisen. Deshalb würde in einigenTechnologien eine sehr dünne Schichtvon CoWP, welche zum Erzielen einer Verbesserung bei der Elektromigrationvorgeschlagen ist, weniger zum Bilden elektrischer Kurzschlüsse ausgesetztsein. Eine extrem dünneSchicht ist jedoch nicht ausreichend als eine Kupfer-Diffusionsbarriere,und deshalb ist eine zusätzlicheAbdeckschicht bzw. cap layer beispielsweise aus SiN oder Blok (einlow-k-Barriere-Isolatormaterial entwickelt von Applied Materials,Inc.) immer noch erforderlich.
    [0010] Das oben erwähnte Problem, in welchem einenicht ausreichend dicke CoWP-Schicht als eine Diffusionsbarrierezu Kupfer (Cu) versagt, erfordert den Einsatz einer zusätzlichenAbdeckschicht bzw. cap layer. Die vorliegende Erfindung betrifftein Verfahren zum Eliminieren der Abdeckschicht und verbessert dadurchdie Gesamtschaltungs-Leistungsfähigkeit.Eine verbesserte Schaltungsleistungsfähigkeit ist das Ergebnis einerReduktion in: kapazitiver Kopplung, thermomechanischer Spannungund thermischem Budget bzw. Haushalt. Die Herabsetzung des thermischenHaushalts ist das Ergebnis einer Senkung in der Anzahl von Prozessschritten,welches zu einer Absenkung der Prozesskosten führt. Es ist zu erwähnen, dasslow-k-Dielektrika entweder organisch (z. B. SiLK) oder anorganisch(z.B. HSQ) sein können,und deshalb wird der Begriff "low-k-Dielektrika" mit Bezug auf beideorganische und anorganische low-k-Isolatoren eingesetzt. DieserAusdruck weist nicht Materialien, wie SiO2 oderSi3N4, auf, welchejeweils k-Werte von etwa 4 und 8 aufweisen.
    [0011] Von einem ersten Verfahrensaspektbetrachtet, weist die vorliegende Erfindung ein Verfahren zum Bildenvon Leitern übereinem Halbleiterkörper bzw.Trägerauf, welcher eine obere Oberflächeaufweist, in welchem elektrische Kontaktbereiche gebildet sind.Das Verfahren weist die Schritte auf: Bilden einer ersten anorganischenIsolationsschicht, welche ein relativ hohes k über der obersten Oberfläche aufweist;Bilden von Vias vollständigdurch die erste anorganische Isolationsschicht, welche in Kontaktmit den Kontaktbereichen sind; Auffüllen der Vias durch die ersteanorga nische Isolationsschicht mit leitfähigem Material zum Bilden leitfähiger Steckerbzw. Durchkontaktierungen bzw. Plugs, welche die Kontaktbereichekontaktieren; Bilden einer ersten dielektrischen Isolationsschicht,welche ein relativ niedriges k überder ersten anorganischen Isolationsschicht aufweist; Bilden vonGräbenbzw. Trenches in der ersten dielektrischen Schicht von einer oberen Oberfläche davon;Beschichten der Vias und Gräben inder ersten Isolationsschicht mit einer leitfähigen Barriere-Liner-Schicht;Auffüllender Vias und Gräbenin der ersten dielektrischen Isolationsschicht mit Kupfer zumindestbis zu einer Höheeiner ersten Oberflächeder ersten dielektrischen Isolationsschicht; Entfernen eines Abschnittsder Kupferfüllung inden Vias und Gräbenzum Zurücksetzendes Kupfers in den Vias und Gräbenvon der oberen Oberflächeder ersten dielektrischen Isolationsschicht; Bilden einer leitfähigen Barriereschichtauf einer oberen Oberflächedes Kupfers in den Vias und Gräben,wobei die leitfähigeBarriereschicht eine obere Oberfläche aufweist, welche im wesentlicheneben bzw. planar mit der oberen Oberfläche der ersten low-k dielektrischenSchicht ist; Bilden einer zweiten dielektrischen Isolationsschicht,welche ein relativ niedriges k aufweist und von demselben Typ wiedie erste dielektrische Isolationsschicht ist, über der ersten dielektrischenIsolationsschicht; Bilden von Vias und Gräben in der zweiten dielektrischenIsolationsschicht und Beschichten derselben mit einer leitfähigen Barriere-Liner-Schicht, Kupfer auffüllen, Kupferzurücksetzenund Bilden von Barriereschichten über dem zurückgesetzten Kupfer im wesentlichenauf dieselbe Weise wie mit Bezug auf die erste dielektrische Isolationsschichtbeschrieben; und Bilden einer zweiten anorganischen Schicht, welcheein relativ hohes k aufweist, übereiner oberen Oberflächeder letzten der zusätzlichenVielzahl der dielektrischen Isolationsschichten.
    [0012] Betrachtet von einem zweiten Verfahrensaspektweist die vorliegende Erfindung ein Verfahren zum Bilden von Leitern über einemHalbleiterkörper bzw.Trägerauf, welcher eine obere Oberflächeaufweist, in welchem elektrische Kontaktbereiche gebildet sind.Das Verfahren weist die Schritte auf. Bilden einer ersten Siliziumoxid-Schicht über deroberen Oberflächedes Halbleiterkörpersbzw. Trägers;Bilden von Vias vollständigdurch die erste Siliziumoxid-Schicht, welche in Kontakt mit denKontaktbereichen sind; Auffüllender Vias durch die erste Siliziumoxid-Schicht mit leitfähigem Materialzum Bilden leitfähigerDurchkontaktierungen bzw. Plugs, welche die Kontaktbereiche kontaktieren;Bilden einer ersten Isolationsschicht, welche ein niedrigeres kals Siliziumoxid aufweist, überder ersten Siliziumoxid-Schicht; Bilden von Gräben in der ersten Isolationsschichtvon einer oberen Oberflächedavon; Beschichten der Vias und Gräben in der ersten Isolationsschichtmit einer leitfähigenBarriere-Liner-Schicht;Auffüllender Vias und Gräbenin der ersten Isolationsschicht mit Kupfer zumindest bis zu einerHöhe eineroberen Oberflächeder ersten Isolationsschicht; Entfernen eines Abschnitts der Kupfer-Füllung inden Vias und Gräbenzum Zurücksetzendes Kupfers in den Vias und Gräbenvon der oberen Oberflächeder ersten Isolationsschicht; Aufbringen einer leitfähigen Aktivierungsschicht über den oberenOberflächendes zurückgesetztenKupfers; Bilden einer leitfähigenBarriereschicht überder leitfähigenAktivierungsschicht, wobei die Barriereschicht eine obere Oberfläche aufweist,welche im wesentlichen eben bzw. planar zu der oberen Oberfläche derersten Isolationsschicht ist; Bilden einer zweiten Isolationsschichtvon demselben Typ wie die erste Isolationsschicht über derersten Isolationsschicht; Bilden von Vias und Gräben in der zweiten Isolationsschichtund Beschichten derselben mit einer leitfähigen Barriere-Liner-Schicht;Kupfer-Auffüllung,Kupfer-Zurücksetzung,und Bilden von Barriereschichten über dem zurückgesetzten Kupfer auf im wesentlichendieselbe Weise wie mit Bezug auf die erste Isolationsschicht beschrieben;und Bilden einer zweiten Siliziumoxid-Schicht über einer oberen Oberfläche derzweiten Isolationsschicht.
    [0013] Die Erfindung wird besser aus dernachfolgenden detaillierteren Beschreibung in Verbindung mit denbegleitenden Zeichnungen und Ansprüchen verstanden werden.
    [0014] 1 verdeutlichteinen Querschnitt einer integrierten Schaltung, welche hergestelltunter dem Einsatz wohl eines einfachen und dualen Damascene-Prozessesgemäß der vorliegendenErfindung hergestellt ist; und
    [0015] Die 2-8 verdeutlichen Querschnitteintegrierter Schaltungen, in welchen Herstellungsmethoden gemäß der vorliegendenErfindung eingesetzt werden.
    [0016] Die Zeichnungen sind nicht zwingendmaßstabsgetreu.
    [0017] In dieser Beschreibung werden Prozessebeschrieben, welche die Eliminierung einer anorganischen Abdeckschichtbzw. cap layer durch Zurücksetzender Oberflächedes Kupfer-Leitersund Vias zum Bereitstellen einer dickeren leitfähigen Diffusionsbarriere hervorbringt,währenddie Gesamtdicken-Erfordernissefür denMetall-/Isolatorstapel aufrechterhalten werden.
    [0018] Es sei angemerkt, daß low-k-Dielektrikaentweder organisch (z.B. SiLK) oder anorganisch (z.B. HSQ) keinkönnenund deshalb wird der Begriff "low-k-Dielektrika" mit Bezug sowohlauf organische als auch anorganische low-k-Isolatoren eingesetzt. DieserBegriff umfasst nicht Materialien, wie SiO2 oderSi3N4, welche jeweilsk-Werte von etwa 4 und etwa 8 aufweisen.
    [0019] 1 zeigteine Querschnittsansicht einer Halbleiterstruktur 10, welcheeine Vielzahl logischer Schaltungen eines Mikroprozessors oder ASIC,oder alternativ Speicherzellen eines dynamischen Zufallszugriffspeichers(DRAM) aufweist, welcher durch einen Drain-Bereich 14 gebildetin einem Halbleitersubstrat 12 gemäß einer bevorzugten Ausführungsformder vorliegenden Erfindung dargestellt ist. Eine erste isolierende(Vormetall-Dielektrikum, PMD)-Schicht 18, typischerweiseaus Siliziumoxid (SiO2), wird auf einerSilizium-Oberfläche 16 des Halbleitersubstrats 12 aufgebrachtund wird lithographisch zum Bilden von Kontaktöffnungen (nicht dargestellt)strukturiert, welche mit einer ersten leitfähigen Schicht 20,vorzugsweise Wolfram (W), überfüllt werden,welches die Kontaktmetallisierung bzw. Metallurgie zu dem Halbleiter-Drain-Bereich 14 wird.Die Oberflächewird unter Einsatz chemisch-mechanischer Polierung (CMP) zum Resultierenin eine im wesentlichen ebene Oberfläche 22 planarisiert.Eine low-k dielektrisch isolierende (Inter-Metall-Dielektrikum,IMD) Schicht 24, von einem aus einer Gruppe von Materialienmit einer niedrigen Dielektrizitätskonstanten,typischerweise etwa 3,7 oder weniger, wird über der ersten anorganischenisolierenden Schicht 18 aufgebracht. Ein einfacher Damascene-Prozess wirdzum Bilden von Öffnungen(nicht dargestellt) in der isolierenden Schicht 24 eingesetzt,und die Öffnungen(Gräben)werden mit einem zweiten Leitermaterial 26, typischerweiseaus Tantalnitrid (TaN) oder Titannitrid (TiN) beschichtet. Die beschichteten Öffnungenwerden mit einem dritten Leitermaterial 28A, typischerweiseCu, zum Bilden von Leitern und zum Kontaktieren der ersten Leiterschicht 20 gefüllt. DieOberflächewird dann unter Einsatz von CMP zum Bilden einer Oberfläche 30 planarisiert.Die freiliegende Kupfer-Schicht 28A wird zum Resultierenin einer zurückgesetztenoberen Oberfläche 28B geätzt. Einekatalytische Schicht 34, typischerweise aus Palladium (Pd),wird überder oberen Kupfer-Oberfläche 28B zumBereitstellen einer katalytisch aktivierten Kupfer-Oberfläche aufgebracht.Eine Barriereschicht 36, typischerweise aus Kobalt-Wolfram-Phosphid (CoWP),wird selektiv stromlos auf einer Oberfläche 32 der Pd-Schichtzum Bilden einer Oberfläche 38 aufgebracht, welcheim wesentlichen koplanar mit der Oberfläche 30 ist. Die Barriereschicht 36 kannvon zumindest einem aus der Gruppe ausgewählt werden, welche CoWP, CoP,Co, Ni, NiP, W, Ru, Mo, Cr, Re, V, Mn, Zn, Sn, Pb und jede Kombinationder im vorangehenden erwähntenMaterialien, welches geeignet als eine Cu-Diffusionsbarriere ist.Ein optionaler touch-up CMP-Prozess kann zum Entfernen eines Überstandsvon leitfähigem Barrierematerialauf der Oberflächeder Kupfer-Leitung und Aktivierungsschicht oder zum Entfernen jedesungewollten aufgebrachten Barrierematerials auf der Oberfläche derdielektrischen Schicht eingesetzt werden. Eine low-k dielektrischeisolierende Schicht 40, eine aus einer Gruppe von Materialienmit einer niedrigen Dielektrizitätskonstante,welche typischerweise ein k von etwa 3,7 oder weniger aufweist,wird überder resultierenden Struktur aufgebracht. Die Schicht 40 wirdzum Bilden einer zweifachen bzw. dualen Damascene-Struktur sowohlmit Graben als auch mit Via-Löcheröffnungen(nicht dargestellt) geätzt,welche Oberflächen 40B aufweisen,die mit einer Liner-Schicht 44, typischerweise aus TaN,TiN, WN oder anderen ähnlichenMaterialien, abgedeckt sind. Die Graben und Löcheröffnungen werden dann mit Cu 46 überfüllt, unddie Oberflächewird unter Einsatz von CMP planarisiert. Die freiliegende Kupfer-Schicht (nicht dargestellt)wird zum Bilden einer zurückgesetztenoberen Oberfläche 50A geätzt. Eine katalytischeSchicht 48, typischerweise aus Palladium (Pd), wird über derKupfer-Oberfläche 50A aufgebracht.Die Pd-Aktivierungsschicht 48 wird dann selektiv und stromlosmit einer leitfähigenBarriereschicht 52, typischerweise aus CoWP, bedeckt. Ein optionalertouch-up CMP-Schritt kann nach der CoWP-Abscheidung zum Entfernenaller CoWP-Überwachsungenund CoWP-Inseln (spots) auf der Oberfläche der dielektrischen Oberfläche durchgeführt werden.Es wird jedoch empfohlen, daß eineCoWP-Schicht mit einer Dicke von mehr als 10 nm in den zurückgesetztenBereichen überder Kupfer-Leitung verbleibt. Eine Oberfläche 52A der Schicht 52 istdann im wesentlichen koplanar mit der low-k dielektrischen Isolatorschichtober fläche 46A. Einlow-k dielektrisches isolierendes Material mit einer Dielektrizitätskonstantevon typischerweise etwa 3,7 oder weniger wird zum Bilden einer Schicht 54 aufgebracht,in welche eine Via-Öffnung(nicht dargestellt) geätztwird. Die Via-Öffnungwird mit einem leitfähigenMaterial 56, typischerweise TaN oder TiN, beschichtet.Dies Öffnungwird dann mit der Schicht 58 überfüllt, typischerweise aus Kupfer,und die Oberflächewird unter Einsatz von CMP planarisiert. Das freiliegende Kupferwird zum Bilden einer zurückgesetztenoberen Oberfläche 62 geätzt. Einekatalytische Schicht 66, typischerweise aus Pd, wird auf dieobere Oberfläche 62 aufgebracht,die Schicht 66 weist eine obere Oberfläche 66A auf. Eineleitfähige Barriereschicht 68 wirddann selektiv und stromlos auf die Oberfläche 66A aufgebracht,welche eine obere Oberfläche 68A bildet,die im wesentlichen koplanar mit der Oberfläche 60 ist. Eine zweiteSchicht 66, typischerweise aus SiO2,wird auf die resultierende Struktur aufgebracht, und eine dritteanorganische Schicht 70, typischerweise aus Si3N4, wird auf die Oberfläche 64A aufgebracht.LeitfähigeVias (nicht dargestellt) werden durch die Schichten 64 und 70 undin anderen Schichten, wie zum Ermöglichen eines elektrischenKontakts mit Anschlüssen(nicht dargestellt) auf einem Package erforderlich gebildet, inwelchem die Halbleiterstruktur 10 untergebracht ist.
    [0020] 2 zeigteine Querschnittsansicht einer Halbleiterstruktur 10 beieinem frühenHerstellungsschritt mit dem Drain-Bereich 14, gebildetin einem Halbleitersubstrat 12. Eine erste anorganischisolierende Schicht 18, typischerweise aus Siliziumoxid (SiO2) oder aus Borphosphorsilikat-Glas (BPSG), typischerweisemit einer Dicke von 200 nm bis 1000 nm, wird auf einer Silizium-Oberfläche 16 desHalbleitersubstrats 12 aufgebracht und wird lithographischzum Bilden von Kontaktöffnungen(nicht dargestellt) strukturiert, welche mit einer ersten leitfähigen Schicht 20,typischerweise Wolfram (W), überfüllt werden,welches die Kontaktmetallisierung bzw. Metallurgie zu dem Halbleiter-Drain- Bereich 14 wird. DieOberflächewird unter Einsatz von chemisch-mechanischem Polieren (CMP) zumBilden einer oberen Oberfläche 22 planarisiert.
    [0021] 3 zeigteine Querschnittsansicht einer Halbleiterstruktur 10, inwelcher eine isolierende Schicht 24 (von einem Materialaus der Gruppe von low-k dielektrischen Materialien, welche eineDielektrizitätskonstantevon typischerweise 3,7 oder weniger aufweisen) aufgebracht oderaufgeschleudert auf die Oberflächedes Halbleitersubstrats 12 ist. Ein einfacher Damascene-Prozesswird zum Bilden von Öffnungen(nicht dargestellt) in der Schicht 24 eingesetzt, und die Öffnungenwerden mit einer zweiten leitfähigenSchicht 26 beschichtet, welche eines aus der Materialklasseaufweist, welche als eine Barriereschicht gegen die Diffusion vonCu, typischerweise von Tantalnitrid (TaN) oder Titannitrid (TiN)agiert.
    [0022] Die Öffnung (Graben), beschichtetmit der Schicht 26, wird überfüllt mit einer dritten leitfähigen Schicht 28,typischerweise aus Kupfer (Cu), zum Bilden von Leitern und zum Kontaktherstellenmit der ersten leitfähigenSchicht 20. Eine resultierende Oberfläche wird unter Einsatz vonCMP zum Bilden der Oberfläche 30 planarisiert.
    [0023] 4 zeigteine Querschnittsansicht einer Halbleiterstruktur 10, inwelcher eine Cu-Schicht 28 zum Bilden einer zurückgesetztenSchicht 28A, 10–20nm tief, geätztist, welche eine obere Oberfläche 28B aufweist.Die Liner-Schicht 26 wird intakt gelassen, wenn eine nasschemische Ätzung, typischerweiseaus Ammoniumpersulfat, eingesetzt wird, da es eine gute Selektivität für Cu aufweist,wobei die Liner-Schicht 26 teilweiseoder vollständigentfernt wird, wenn eine reaktive Ionen-Ätzung (RIE) eingesetzt wird.
    [0024] 5 zeigteine Querschnittsansicht einer Halbleiterstruktur 10, inwelcher eine obere Oberfläche 28B der zurückgesetztenCu-Schicht 28A mit einer katalytischen Aktivierungsschicht 34,typischerweise aus Palladium (Pd), näherungsweise ein bis drei Atomlagendick, abgedeckt ist, welches zur Aktivierung der Cu-Oberfläche nützlich ist.Eine leitfähige Barriereschicht 36,typischerweise aus Kobalt-Wolfram-Phosphid(CoWP), wird dann auf die obere Oberfläche der Palladium-Schicht 34 durcheine selektive, stromlose Abscheidung aufgebracht. Die CoWP-Oberfläche 36A istim wesentlichen koplanar mit der Oberfläche 30 der Isolatorschicht 24.
    [0025] 6 zeigteine Querschnittsansicht einer Halbleiterstruktur 10, inwelcher eine Schicht 40, (ein low-k dielektrisches Materialmit einer Dielektrizitätskonstante,typischerweise etwa 3,7 oder weniger) auf die im wesentlichen planareOberflächen 30 und 36A aufgebrachtist. Die Schicht 40 wird zum Bilden einer zweifachen bzw.dualen Damascene-Strukturresultierend in einer Via- und Graben- bzw. Trench-Öffnung (nicht dargestellt)geätzt,wodurch neue Oberflächen 42 aufeiner modifizierten Schicht 40 geschaffen werden. Die Oberflächen 42 werdengleichmäßig miteiner Liner-Schicht 44, typischerweise aus TaN oder TiN,bedeckt. Die Via- und Graben-Öffnungen(nicht dargestellt) werden dann mit einer Cu-Schicht 46 überfüllt, unddie Oberflächewird unter Einsatz von CMP zum Bilden einer oberen Oberfläche 46A planarisiert.
    [0026] 7 zeigteine Querschnittsansicht einer Halbleiterstruktur 10, inwelcher die Cu-Schicht 46 typischerweise mit einer Nassätzung mitAmmoniumpersulfat zum Bilden einer zurückgesetzten Oberfläche 48 inder Cu-Schicht 46 geätztwird. Eine Aktivierungsschicht 50, typischerweise aus Pd,eine bis drei Atomlagen dick, wird dann zum Abdecken der zurückgesetztenCu-Oberfläche 48 aufgebracht.Eine Schicht 52, typischerweise aus Kobalt-Wolfram-Phosphid(CoWP), wird selektiv und stromlos auf die Schicht 50 zumBilden einer neuen Oberfläche 52A aufgebracht.Die Dicke der CoWP-Schicht 52 macht die Oberfläche 52A imwesentlichen koplanar mit der Oberfläche 46A der Schicht 40.
    [0027] 8 zeigteine Querschnittsansicht einer Halbleiterstruktur 10, inwelcher die Oberfläche 46A miteiner Schicht 54 unter Einsatz eines Materials bedecktist, welches eines aus der Gruppe von low-k dielektrischen Materialienist, die eine Dielektrizitätskonstantevon typischerweise etwa 3,7 oder weniger aufweist. Ein Via (nichtdargestellt) ist in der Schicht 54 gebildet und wird dannmit einer Schicht 56 eines leitfähigen Materials, typischerweiseaus TaN oder TiN, beschichtet. Der Via wird dann mit Cu 58 überfüllt, unddie Oberflächewird mit mit CMP zum Bilden einer Oberfläche 60 planarisiert.
    [0028] 1 zeigtdie resultierende Halbleiterstruktur 10, nachdem die Cu-Via-Füllung 58 um10–20nm durch eine Nass- oder Trockenätzungzurückgesetzt wurde.Die Cu-Oberfläche 62 wirdmit einer Aktivierungsschicht 66, typischerweise aus Pd,bedeckt, welches eine Oberfläche 66A bildet.Eine Schicht 68, typischerweise aus CoWP, wird selektivund stromlos auf die Pd-Oberfläche 66A zueiner Dicke aufgebracht, welche die Oberfläche koplanar mit der Oberfläche 60 macht.Eine anorganische Isolatorschicht 64, typischerweise ausSiO2, wird dann auf die Oberfläche 60 aufgebracht.Dies ist gefolgt von dem Aufbringen einer zweiten anorganischenisolierenden Schicht 70, typischerweise aus Siliziumnitrid(Si3N4), auf dieOberfläche 64A.Vias und Gräbenwerden in den Schichten 64 und 70 gebildet, undLeiter werden dann in den Vias und Gräben zum Ermöglichen eines elektrischenKontakts mit Anschlüssenauf einem Package gebildet, in welchem die Halbleiterstruktur 10 untergebrachtist.
    [0029] Obwohl die Erfindung hierin mitBezugauf bestimmte Ausführungsformenbeschrieben wurde, ist zu verstehen, daß diese Ausführungsformenlediglich illustrativ fürdie Prinzipien und Anwendungen der vorliegenden Erfindung sind.Es ist deshalb zu verstehen, dass zahlreiche Modifikationen an denillustrativen Ausführungsformendurchgeführtwerden können,und dass andere Anordnungen ersonnen werden können, ohne von dem Geist undBereich der vorliegenden Erfindung, wie durch die angehängten Ansprüche definiert,abzuweichen.
    权利要求:
    Claims (20)
    [1] Verfahren zum Bilden von Leitern über einem Halbleitersubstrat,welches eine obere Oberfläche aufweist,in welchem elektrische Kontaktbereiche gebildet sind, mit den Schritten: Bildeneiner ersten anorganischen isolierenden Schicht, welche ein relativhohes k aufweist, überder oberen Oberfläche; Bildenvon Vias vollständigdurch die erste anorganische isolierende Schicht, welche in Kontaktmit den Kontaktbereichen sind; Füllen der Vias durch die ersteanorganische isolierende Schicht mit leitfähigem Material zum Bilden leitfähiger Durchkontaktierungen,welche die Kontaktbereiche kontaktieren; Bilden einer erstendielektrischen isolierenden Schicht, welche ein relativ niedrigesk aufweist, über derersten anorganischen isolierenden Schicht; Bilden von Gräben (Trenches)in der ersten dielektrischen Schicht von einer oberen Oberfläche; Beschichtender Vias und Gräbenin der ersten dielektrisch isolierenden Schicht mit einer leitfähigen Barriere-Liner-Schicht; Füllen derVias und Gräbenin der ersten dielektrischen isolierenden Schicht mit Kupfer zumindestbis zu einer Höheeiner oberen Oberflächeder ersten dielektrischen isolierenden Schicht; Entfernen einesAbschnitts der Kupfer-Füllungin den Vias und Gräbenzum Zurücksetzendes Kupfers in den Vias und Gräbenvon der oberen Oberflächeder ersten dielektrischen isolierenden Schicht; Bilden einerleitfähigenBarriereschicht auf einer oberen Oberfläche des Kupfers in den Viasund Gräben, wobeidie leitfähigeBarriereschicht eine obere Oberfläche aufweist, welche im wesentlichenplanar mit der oberen Oberflächeder ersten low-k dielektrischen Schicht ist; Bilden einer zweitendielektrischen isolierenden Schicht, welche ein relativ niedrigesk aufweist und von demselben Typ wie die erste dielektrische Isolationsschichtist, überder ersten dielektrischen isolierenden Schicht; Bilden vonVias und Gräbenin der zweiten dielektrischen isolierenden Schicht und Beschichtenderselben mit einer leitfähigenBarriere-Liner-Schicht, Kupfer-Füllung,Kupfer-Zurücksetzung,und Bilden von Barriereschichten über dem zurückgesetzten Kupfer auf im wesentlichendieselbe Weise wie mit Bezug auf die erste dielektrische isolierendenSchicht beschrieben; und Bilden einer zweiten anorganischenSchicht, welche ein relativ hohes k aufweist, über einer oberen Oberfläche derletzten der zusätzlichenVielzahl von dielektrischen isolierenden Schichten.
    [2] Verfahren nach Anspruch 1, wobei die anorganischeisolierende Schicht ein k von 3,7 oder größer und die dielektrische isolierendeSchicht ein k von 3,7 oder niedriger aufweist.
    [3] Verfahren nach Anspruch 2, wobei die organischenSchichten jeweils aus einer Gruppe gewählt ist, welche Siliziumoxid,bor-dotiertes Oxid (BSG), phosphor-dotiertes Oxid (PSG), bor- und phosphor-dotierteOxide (BPSG) und fluor-dotierte Oxide (FSG) aufweist.
    [4] Verfahren nach Anspruch 1, wobei die leitfähige Materialfüllung derVias in der ersten anorganischen Schicht Wolfram ist.
    [5] Verfahren nach Anspruch 1, wobei die Beschichtungaus einer Gruppe gewähltist, welche zumindest eine aus der Gruppe Ta, W, Mo, TiW, TiN, TaN,WN, TiSiN und TaSiN aufweist.
    [6] Verfahren nach Anspruch 1, wobei das Kupfer elektrolytischaufgebracht wird.
    [7] Verfahren nach Anspruch 7, wobei das Kupfer stromlosvon einer aus der Gruppe aufgebracht ist, welche CVD und PVD aufweist.
    [8] Verfahren nach Anspruch 1, in welchem das Kupferdie Vias und Gräben überfüllt undauf eine Höheder oberen Oberflächeder entsprechenden dielektrischen isolierenden Schicht durch einchemisch-mechanisches Polieren planarisiert wird.
    [9] Verfahren nach Anspruch 1, wobei der Schritt desEntfernens eines Abschnitts des Kupfers durch Ätzen in einer wässrigenKupfer-Ätzlösung erzielt wird.
    [10] Verfahren nach Anspruch 1, wobei der Schritt desEntfernens eines Abschnitts des Kupfers durch reaktive Ionen-Ätzung erreicht wird.
    [11] Verfahren nach Anspruch 1, zusätzlich mit dem Schritt desAufbringens einer leitfähigenAktivierungsschicht überder oberen Oberflächedes zurückgesetztenKupfers.
    [12] Verfahren nach Anspruch 11, wobei die leitfähige Aktivierungsschichtaus Pd ist.
    [13] Verfahren nach Anspruch 1, wobei die leitfähige Barriereschicht über derleitfähigenAktivierungsschicht gebildet wird.
    [14] Verfahren nach Anspruch 1, wobei das leitfähige Barrierematerialaus zumindest einem aus der Gruppe ausgewählt ist, welche CoWP, CoP,Co, Ni, NiP, W, Ru, Mo, Cr, Re, V, Mn, Zn, Sn, Pb, und jede Kombinationder im vorangehenden erwähntenMaterialien aufweist, welche als eine Cu-Diffusionsbarriere geeignetist.
    [15] Verfahren nach Anspruch 1, in welchem ein touch-upCMP-Prozess nach Bedarf durchgeführt wird.
    [16] Verfahren nach Anspruch 1, zusätzlich mit den Schritten: Bildeneiner Vielzahl von zusätzlichendielektrischen isolierenden Schichten desselben Typs wie die erste dielektrischeisolierende Schicht überder zweiten dielektrischen isolierenden Schicht; und Bildenvon Vias und Gräbenin der Vielzahl von zusätzlichendielektrischen Schichten und Beschichten mit einem leitfähigen Barriere-Liner,Kupfer-Füllung, Kupfer-Zurücksetzung,und Bilden von Barriereschichten über dem zurückgesetzten Kupfer auf im wesentlichendieselbe Weise wie mit Bezug auf die erste dielektrische isolierendeSchicht beschrieben.
    [17] Verfahren nach Anspruch 13, wobei jede der dielektrischenisolierenden Schicht ein k von etwa 3,7 oder weniger aufweist.
    [18] Verfahren zum Bilden von Leitern über einem Halbleitersubstrat,welches eine obere Oberfläche aufweist,in welchem elektrische Kontaktbereiche gebildet sind, mit den Schritten: Bildeneiner ersten Siliziumoxid-Schicht über der oberen Oberfläche desHalbleitersubstrats; Bilden von Vias vollständig durch die erste Siliziumoxid-Schicht, welche inKontakt mit den Kontaktbereichen sind; Füllen der Vias durch die ersteSiliziumoxid-Schicht mit leitfähigemMaterial zum Bilden leitfähigerDurchkontaktierungen, weiche die Kontaktbereiche kontaktieren; Bildeneiner ersten isolierenden Schicht, welche ein niedriges k aufweistals Siliziumoxid, überder ersten Siliziumoxid-Schicht; Bilden von Gräben in derersten isolierenden Schicht von einer oberen Oberfläche; Beschichtender Vias und Gräbenin der ersten isolierenden Schicht mit einer leitfähigen Barriere-Liner-Schicht; Füllen derVias und Gräbenin der ersten isolierenden Schicht mit Kupfer bis zumindest einerHöhe einer oberenOberflächeder ersten isolierenden Schicht; Entfernen eines Abschnittesder Kupfer-Füllungin den Vias und Gräbenzum Zurücksetzendes Kupfers in den Vias und Gräbenvon der oberen Oberfläche derersten isolierenden Schicht; Aufbringen einer Aktivierungsschicht über oberen Oberflächen deszurückgesetztenKupfers; Bilden einer leitfähigenBarriereschicht überder leitfähigenAktivierungsschicht, wobei die Barriereschicht eine obere Oberfläche aufweist,die im wesentlichen planar mit der oberen Oberfläche der ersten isolierendenSchicht ist; Bilden einer zweiten isolierenden Schicht desselben Typswie die erste isolierende Schicht über der ersten isolierendenSchicht; Bilden von Vias und Gräben in der zweiten isolierendenSchicht und Beschichten derselben mit einer leitfähigen Barriere-Liner-Schicht,Kupfer-Füllung,Kupfer-Zurücksetzung,und Bilden von Barriereschichten über dem zurückgesetzten Kupfer auf im wesentlichendieselbe Weise wie mit Bezug auf die erste dielektrische isolierendenSchicht beschrieben; und Bilden einer zweiten Siliziumoxid-Schicht über einer oberenOberflächeder zweiten isolierenden Schicht.
    [19] Verfahren nach Anspruch 18, welches zusätzlich dieSchritte aufweist: Bilden einer Vielzahl von zusätzlichenisolierenden Schichten desselben Typs wie die erste und zweite isolierendeSchicht überder zweiten isolierenden Schicht und unter der zweiten Siliziumoxid-Schicht; und Bildenvon Vias und Gräbenin der Vielzahl von zusätzlichenisolierenden Schicht und jeweils Beschichten mit einem leitfähigen Barriere-Liner,Kupfer-Füllung,Kupfer-Zurücksetzung,und Bilden von Barriereschichten über dem zurückgesetzten Kupfer auf im wesentlichendieselbe Weise wie mit Bezug auf die zweite isolierende Schichtbeschrieben.
    [20] Verfahren nach Anspruch 18, welches zusätzlich denSchritt Bilden einer feinen Siliziumnitrid-Schicht über derzweiten Siliziumoxid-Schicht aufweist.
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    同族专利:
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    CN1284226C|2006-11-08|
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